スマホ大革命

グーグル、アップルを巻き込んだスマホ大変革が2015年に起こる根拠(1/7)

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by [2013年8月01日]

T-Mobile G1
台湾HTCが開発・製造した史上初のAndroid OS搭載スマートフォン。当時のフィーチャーフォン用プロセッサやディスプレイなどを流用して開発され、ディスプレイ部分を画面右側にスライドさせると、奥にキーボードが出現する。下部に4つのボタンが搭載され、中央に丸いトラックボールが内蔵されていることにも注目。

Apple iPhoneの初代機がデビューしてから6年、世界最初のAndroid OS搭載端末であるHTCのT-Mobile G1のデビューから数えても5年。いわゆるスマートフォンの基本形が確立してから2013年の現在に至るまでの間、スマートフォンは各部の改良・新機能を実現するハードウェアの搭載により、劇的な性能向上を実現してきました。

ここでは、統合プロセッサ、中でも特にCPU部分に焦点を合わせ、その設計製造についての様々な技術と、高速化したCPUが今後どのようなスマートフォンを実現して行く原動力となるのかについて考えてみるとしましょう。

第2回 「CPU高速化の秘密」
第3回 「速度向上の壁」
第4回 「速度が出せないなら物量で解決だ」
第5回 「64ビット化で大容量メモリを」
第6回 「来たるべきプロセッサ」
第7回 「未来のプロセッサのもたらすもの」

まずは結論から

7回にわたる長い連載で最後まで読まないと話の筋が見えない、というのはいくら何でも不親切ですので、最初に今回の記事での考察を通じて扱う、「未来のスマートフォン用プロセッサ」がどうなるのか、という問題についての筆者の予測を簡単に書いておきましょう。

「今後、開発スケジュールが狂わなければ2015年中盤頃までは量的な進歩は続くものの質的には現状維持で、その後CPUだけではなくOSまで巻き込んだ大きな変革(64ビットOS/CPUへの移行)がAndroidだけでなく、iOS対応端末向けを含めたスマートフォン用統合プロセッサ全体に訪れる」

つまり、おおざっぱに言い換えると「今スマートフォンへの機種変更を行っても、恐らく2年後までは決定的なOSや端末の進歩や変化はない。よってガラケーから乗り換えるなら今だ」ということです。

ここからは、その結論を得るまでのいくつかの考察を書き連ねて行くこととしましょう。

CPUの性能向上を支えてきた製造プロセスの微細化

これまで長年にわたってプロセッサの処理能力向上と消費電力の低減を支えてきたのが、シリコン半導体の製造プロセス(プロセスルール)の微細化です。

製造プロセスの微細化、というのはわかりやすく言えば半導体を構成するシリコン基板の上に形成される回路の配線やトランジスタのサイズを小さくする、ということです。

つまり、例えば90nm(ナノメートル、1nm=0.000001mm)プロセスと言った場合は、シリコン上に形成される配線が最小で90nm幅まで狭くできる、ということです。さらに、この90nmプロセスで製造されていた半導体を65nmプロセスで製造すると、単純計算で同じ回路設計でもチップサイズが約半分((65×65)÷(90×90)≒0.522:約52.2パーセント)で構成できる(※厳密には外部との通信回路などの接続端子を接合するための部分をはじめ、縮小したくとも縮小できない部分も存在するため、単純計算通りにはなりません)ため、消費電力も基本的にはその面積縮小に見合った低下が期待できます。

ちなみに、半導体製造プロセスの縮小は、40nm → 28nm → 20nm → 14nmといった具合に、一般に論理的に等価なトランジスタ回路によって構成されるチップの面積が、前世代の製造プロセスを用いて構成されたチップの約半分となる、つまり2世代でチップ面積が約1/4となるような値を選んで開発が行われています。

このように面積半分で前世代と等価な回路が構成できるということは、同じ処理を行う際に電子が移動する距離が短くて済むため、理論上、その分(約30パーセント~40パーセント程度)だけ単位時間あたりの処理速度を引き上げることができるようになる、ということを意味します。

つまり製造プロセスがより微細になれば、その分だけ製造される半導体の処理速度と消費電力の双方の低減が可能となるのです。

もちろん、同じ半導体で動作クロック周波数を引き上げればその分だけ(条件によってはその分以上に)消費電力が増大します。そのため、消費電力の増大およびそれに伴うチップ発熱の増大を何より嫌うノートパソコンやスマートフォンなどのモバイル機器では、消費電力の増大と動作クロック周波数の引き上げ、それに後述するトランジスタ数の増加をうまくバランスさせて、前世代のチップを用いて造られた従来製品と同程度の消費電力・発熱量で可能な限り高速な動作速度が得られるような設計が行われます。

徐々にペースが落ちてきた製造プロセスの縮小

シリコン半導体の製造プロセスは1985年には1,000nm(1.0μm)前後が一般的であったものが、その後1995年350nm、1998年250nm、1999年180nm、そして2000年130nm、とハイペースで縮小(シュリンク)されてきました。もっとも、2004年90nm、2006年65nm、2009年40nm、そして2011年20nm(※ただしこの時点で実用化できていたのは事実上インテルのみ。他社では2013年以降)、と微細化が進むにつれて、その製造にあたって必要となる技術の実用化の難易度が途方もなく跳ね上がったため縮小のペースが徐々に鈍化してきていて、世代を重ねるごとに最先端プロセスでの半導体製造から脱落・撤退するメーカーが増えています。

現在のシリコン半導体の製造時には、単純化して言うとチップ切り出し前の原盤であるシリコンウェハーと呼ばれるシリコンの結晶から円盤状の薄板を切り出し、その表面にマスキング用パターンを焼き付け、そのパターンに従ってウェハー表面のマスキングされていない部分に不純物を選別的に浸透・化学反応させて酸化物などの化合物を形成、これにより半導体回路を形成する、という手順が取られます。

つまり、乱暴に言ってしまうと、製造プロセスのシュリンクは、このマスキングパターンの焼き付けに用いる光学リソグラフィ技術によって、回路パターンの最小幅(解像度)が決定される訳です。

この光学リソグラフィ技術はレンズの群構成の工夫やレンズそのものの光学特性改善などによる解像度引き上げ技術が限界に達しつつあり、さらにそもそも一般的な半導体回路を何の工夫もなくそのまま極限まで微細化すると、半導体回路そのもので消費される電力よりも回路基板に漏れ出して(リークして)無駄になってしてしまう電力の方が大きくなる、という現象が起きてしまいます。

そのため、より微細な製造プロセスで安定的に動作する半導体を生産するには、その対策となる技術、具体的にはより細い線幅で露光・焼き付けが可能な技術やリーク電流の少ない新素材や新しい回路構造の開発が必要となります

SFめいた最先端技術だらけの光学リソグラフィ技術

光学リソグラフィ処理については、パターンをシリコンウェハーの表面に投影し焼き付ける際に、レンズの解像度を上げる=シリコン基板上に焼き付けられる回路の線幅を縮小するため、レンズとシリコンウェハーの間にある屈折率の低い空気をより屈折率の高い水(屈折率1.44)などの液体で置き換えてその屈折率の差を利用する、液浸リソグラフィのような光学系の改良によるアプローチや、露光時の光源としてフッ化アルゴン(ArF)ガスを用いる短波長のエキシマレーザー(Excimer Laser。波長193nm)、あるいはエキシマレーザー以上に短波長の極端紫外線(EUV:Extreme Ultra-Violet。波長13.5nm)を使用するという光源側からのアプローチなど、ほとんどSFのような最先端技術が投入、あるいは研究されています。

現状では液浸リソグラフィ技術(およびこれに付帯する最新技術)を用いることで、光源の波長が製造プロセスよりも長いArFエキシマレーザー光源による露光装置でも、10nmクラス程度まで製造プロセスのシュリンクが可能との見通しが示されています。

もっとも、シリコン半導体の究極の目標点であるとされる8nmプロセス(※これ以上のシュリンクはシリコン原子の結晶格子サイズなどから考えて、事実上不可能です)の実現にはこの液浸リソグラフィだけでは不十分で、EUV露光装置の導入が必須であると考えられています。

そして、EUVを用いた露光装置は、その光源にプラズマを利用するためもあって機器構成が巨大化し、1台数百億円レベルと技術の進歩と共に途方もなく高額な機器となっており、しかもそれでさえ現状では半導体量産に安定して使用できるレベルに達していません。

そのため、半導体メーカー最大手のインテルは、EUV光源による露光装置の開発を促進し2015年にはロードマップの予定通りにこれを用いた半導体製造ラインを確立するため、半導体製造機器メーカーのオランダ ASMLへ41億ドルもの巨額の資金提供を行っていることが報じられています。

歩留まりが悪化に苦しんだTSMCの最新製造プロセス

こうして半導体製造プロセスのシュリンクが進むにつれて、予定したスケジュールで工場の量産ラインをうまく立ち上げられないケースも増えています

近年では例えば、自社では半導体の回路設計のみを行い、製造を他のメーカーに委託するファブレス(Fabless)と呼ばれるメーカー各社(QualcommやNVIDIAなど)が利用している半導体製造ファウンダリーの最大手、台湾のTSMC(Taiwan Semiconductor Manufacturing Co., Ltd)が、28nmプロセスの開発・実用化において、省電力特性に優れたプロセスや高クロック周波数動作に適したプロセスなど、用途に応じて特性を細分化したものの、いずれも技術的なハードルの高さ故に製造歩留まり(良品率)の向上に苦しんだことが知られています。

TSMCの場合、当時半導体製造ファウンダリーで28nmプロセスをまともに扱える企業が他になかったことから、各種ファブレスメーカーからの発注が殺到、相対的に各社に割り当てられるチップ供給数が激減するという危機的状況となりました。

チップ供給の不安定さに泣かされたシャープ

シャープ AQUOS PHONE ZETA SH-09D
2012年夏モデルとして各社から発売されたスマートフォン各機種の中で、TSMCの28nmプロセスの不調が原因で生じたSnapdragon S4の供給不足により「在庫があれば飛ぶように売れるのに、製品が安定供給されず常に品不足で満足な販売成果が得られない」という悲劇的状況に陥った機種の代表例。2012年夏モデルの目玉商品であったこの機種の販売不振は、当時悪化していたシャープの財政を更に危機的な状況へ追い込む一因となった。

そのため、昨年春から夏にかけてTSMCにこの28nmプロセスでのチップ製造を委託していたQualcommのスマートフォン用統合プロセッサであるSnapdragon S4シリーズが、Qualcomm側の元々のチップ需要予測の見通しが甘かったこともあって重大な供給不足を引き起こし、特にQualcommからの製品供給の優先度が低かったシャープをはじめとする日本のメーカー各社の同チップ搭載スマートフォン各機種がそのとばっちりで深刻な品不足に悩まされた(※対してサムスンのような大口顧客はチップが優先的に供給され、そのためSnapdragon S4搭載のGalaxy S IIIは深刻な品不足に陥っていません)ことをご記憶の方も少なくないと思います。

この問題は最終的に、Qualcommが2012年夏のタイミングでようやく28nmプロセスのライン立ち上げに成功したTSMC以外の半導体ファウンダリ各社へのチップ生産委託を開始し、絶対的なチップの供給量を大幅に増やすことで解決しましたが、この策の効果で安定供給が可能となったのは秋以降、実質的には冬モデルの発表以後のタイミングとなり、夏の商戦での機会損失を補填できるようなものではありませんでした(※2013年に入ってからのQualcommによるシャープへの出資は、新技術開発への投資であると同時に、こうしたチップ供給不足による機会損失に対する一種の補償行為であった、とも見られます)。

こうした、生産委託先の半導体製造ファウンダリでチップの歩留まりが悪化すると、ただちにチップ製造を委託しているファブレスメーカー各社に大きな悪影響が及ぶ、という図式は、Qualcommが行ったようにチップの生産を異なる複数のファウンダリに委託することでリスクヘッジとするほかありません。

しかし、チップ設計から製造まで自社の社内で行うインテルは別として、他のファウンダリでは同じ世代の製造プロセスで会社をまたがってこうした製造プロセス移行時の歩留まり悪化によるチップ供給上のリスクが発生するケースは珍しくなく、リスクヘッジ策がリスクヘッジとして上手く機能しないことも少なくありません。

歩留まり悪化はチップ設計の不手際でも起きる

もっとも、これは半導体製造ファウンダリーばかりが責められるべき性質のものではありません。この種のプロセスでの製品歩留まり悪化については、最先端プロセスの利用を必要としている委託元メーカー側のチップ設計そのものに、その製造プロセスの持つ特性を正しく理解せず、プロセスの微細化による製造上の欠陥発生を回避するための配慮が欠落していたために歩留まりが極端に悪化したケースが少なからず含まれていることが知られています。

NVIDIA GeForce GTX480
設計当時最新のTSMC 40nmプロセスで製造されたが、設計に冗長性が不足し、チップの一部機能を殺してなお、良品率数パーセントという最悪に近い歩留まりを記録したとされる機種。

昨夏に問題となったTSMCの28nmプロセスによるSnapdragon S4シリーズがそうであったかどうかについては明らかにされていませんが、少なくともTSMCの40nmプロセス(※当初、あまり良い品質のチップが作れるものではなかったと伝えられています)を利用していたNVIDIA製GPU(Graphic Processing Unit)製品ではこのチップ設計上の冗長性確保の不足が原因で歩留まりが致命的に悪化したことが報じられており、特に最先端の半導体製造プロセスの場合は、ファブレスメーカーのチップ設計と半導体製造ファウンダリーの製造の双方がうまくマッチングしないと安定した製品供給が望めない状況となっています。

ちなみにNVIDIAの競争相手であり、同時期に同様にTSMCの40nmプロセスを利用していたAMD製GPUでは「本命」となるチップの前に試作的に40nmプロセスを用いた製品を設計製造してそのプロセスの特性を把握し十分な回避策を施していたため、それなりに安定した製品供給が行えており、NVIDIA製品の歩留まり悪化についてはTSMCの製造工程そのものよりもむしろNVIDIAのチップ設計により大きな問題があったことが明らかになっています。

こうした事情から、TSMCの次世代半導体製造プロセスである20nmプロセスについては、稼動スケジュールやその目標とする最高動作クロック周波数もさることながら、それ以上に委託元各社の設計で製品供給が安定的に行えるのかどうかが、特に注目されます。

微細化を阻むリーク電流

さて、こうした半導体製造プロセスのシュリンクにあたっては、回路からその下にあるシリコン基板の無関係な部分に漏れ出すリーク電流の問題が非常に深刻で、現在の最先端半導体製造プロセスを用いて製造されているプロセッサの場合、対策を施してもなお、消費電力全体のかなりの割合がこのリーク電流によって無駄に消費されてしまいます。

このリーク電流によって浪費されたエネルギーは、全てチップ上で熱エネルギーに変換されて放散されますから、電力効率だけでなく冷却効率、さらには処理速度向上の観点からも、このリーク電流に対する何らかの対策は必須となる訳です。

なお、このリーク電流問題は130nmプロセスから90nmプロセスへの移行が行われた2004年頃に、その最初の本格採用例の1つとなったインテルのPentium 4(※NetBurstアーキテクチャ準拠)において、非常に極端な形で表面化し、広く知られるようになりました。

具体的に言うと、130nmプロセスだとリーク電流による損失が10パーセント程度に収まっていたものが、90nmプロセスだと消費電力全体の60パーセント前後がリーク電流として浪費され、製造プロセスのシュリンクによる電力消費量低減効果を相殺するばかりかこれを上回ってしまう、具体的には130nmプロセスの製品で95W程度だったCPU全体の消費電力が、同じ動作クロック周波数(3.2GHz)で105Wと低消費電力化するどころかかえって大きくなってしまう、という凄まじい状況を呈して大問題となったのです。

リーク電流の激増を甘く見たインテルの大誤算

当時、インテルでは「歪みシリコントランジスタ」というシリコン結晶に特別なストレスを与えて結晶構造を変形させ、そこを通過する電子の移動を高速化する技術を採用していて、これに一定のリーク電流低減作用があったことから、他に積極的な漏れ電流対策を行っていませんでした。

しかし、130nmプロセスではそれなりの効果のあったこの歪みシリコントランジスタによるリーク電流低減作用ですが、90nmプロセスになるとそれがほとんど得られませんでした。そのため、この技術を過信して他に満足なリーク電流対策対策を行わず、事実上無防備な状態だったインテルの90nmプロセスでは想像を絶するリーク電流が発生してしまったのでした。

この結果、一時は最大4GHzオーバーでの動作を予告していた90nmプロセス版Pentium 4は過大なリーク電流による消費電力と発熱の増大問題を解決しきれず、結局3.8GHzが最大動作クロック周波数となり、同じNetBurstアーキテクチャで計画されていた幾つかのプロセッサの開発がキャンセルされるという、大変なトラブルとなってしまいました。

元々、後述するようにこうした高クロック周波数動作を可能とする代償として、1クロックあたりの処理能力が低くなっていたこの系列のチップにとって、動作クロック周波数が目標値に到達できないというのは致命傷で、インテルに大きな打撃となりました。

ちなみに、AMDやIBMなどといった同時期の競合他社では130nmプロセス以降、処理速度の必要な部分についてはSOI(Silicon on Insulator)という二酸化ケイ素(SiO2)による特別の絶縁膜を回路とシリコン基板の間に形成して電流の漏れを防ぐ対策を採ったり、速度が必要の無い部分には速度が出ない代わりにリーク電流が少ないトランジスタを積極的に採用する、といった対策を講じたため、このような致命傷レベルのリーク電流問題は露呈しませんでした。

こうした経緯や教訓もあり、現在の最新半導体製造プロセスにおいては、リーク電流の抑制は最重要課題の1つとなっています

次回はCPUの高速化の要となるパイプライン・スーパースケーラ・アウトオブオーダーといった諸技術についてお話ししたいと思います。
(以下、第2回 「CPU高速化の秘密」に続く)

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